Implémentation FPGA en Verilog

Ce chapitre présente une initiation au langage Verilog dans le contexte de la carte Nexys 4 DDR (Xilinx Artix-7). L’objectif fil conducteur est la réalisation d’un diviseur de fréquence piloté par un signal d’entrée analogique : le signal est numérisé par le bloc XADC, chaque front montant est détecté, et le compteur diviseur divise la fréquence résultante par 16 pour passer de 20 MHz à 1,25 MHz.

Les ressources suivantes ont été utilisées pour la rédaction de cette partie :

• Getting Started with Xilinx Vivado and the Nexys 4 – Digilent Blog

• Getting Started With Xilinx Vivado W/ Digilent Nexys 4 FPGA – Instructables

• Vivado Overview – AMD

• Nexys4 Reference Manual (PDF)

• XADC User Guide UG480 – 7 Series FPGAs (PDF)

• Programmable Logic Tutorials – Digilent Reference

• Getting Started with Vivado – Digilent Reference

• Nexys 4 DDR Programming Guide – Digilent Reference

• Counter and Clock Divider – Digilent Reference

• Use Flip-flops to Build a Clock Divider – Digilent Reference

• GitHub – Digilent/digilent-xdc (Master XDC files)

• Getting Started with FPGA – Digilent Reference

• ELEC 4200 Digital System Design – Auburn University